ID de l'article: 000075516 Type de contenu: Dépannage Dernière révision: 10/03/2021

Pourquoi l’IP de streaming L-/H-Tile Avalon® PCI Express génère-t-elle une interruption MSI lorsque le msi_enable bit du registre de contrôle des messages MSI ou le bit d’activation du maître de bus du registre de commande PCI ne sont pas r...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’IP de streaming L-/H-Tile Avalon® PCI Express ne vérifie pas l’état du bit MSI Enable du registre de contrôle des messages MSI ou du bit d’activation du maître de bus du registre de commande PCI, et génère une seule fonction TLP d’écriture de la mémoire pour signaler une interruption MSI sur le lien PCI Express chaque fois que le signal app_msi_req est signalé.

    Résolution

    Pour contourner ce problème, la logique de l’application utilisateur doit valider l’état des bits d’activation MSI et de Maître de bus avant d’indiquer app_msi_req signal.

    Ces informations ont été ajoutées à la version 2021.09.17 des tuiles L et H Avalon® le streaming et la virtualisation des E/S à racine unique (SR-IOV) IP pour le Guide de l’utilisateur PCI Express.

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 GX

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