ID de l'article: 000075518 Type de contenu: Information et documentation de produit Dernière révision: 10/10/2014

Comment connecter coreclkout_hip à pld_clk sur Stratix V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Dans la Stratix® IP dure IV pour PCI Express®, certaines configurations ont permis aupld_clk pour être poussé à partir d’une PLL qui était, à son tour, dérivée de coreclkout_hip.  Cette implémentation n’est pas prise en charge lors de l’utilisation de la Stratix V Hard IP.

Résolution

Pour Stratix V, connectez-vous pld_clk À coreclkout_hip comme indiqué dans le tableau de mise en œuvre de l’IP dure des signaux d’horloge de la section Signaux d’horloge du guide de l’utilisateur de PCI Express Stratix V Hard IP.

Produits associés

Cet article concerne 3 produits

FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX

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