ID de l'article: 000075564 Type de contenu: Information et documentation de produit Dernière révision: 29/08/2012

Comment gérer le port d’entrée cfglink2csrpld du SV PCIe HIP ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le port cfglink2csrpld est un port non recommandé dans le fichier de variation HIP. Dans le guide de l’utilisateur SV PCIe, il n’y a aucune description concernant ce signal.

     

    Résolution

    Vous pouvez connecter le port cfglink2csrpld à « 0 » dans votre conception. Ce port sera supprimé dans Quartus II 12.0.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V GX

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