En raison d’un problème dans la Intel® FPGA ip de streaming Avalon® P-Tile pour la configuration PCI Express* Gen3, les violations de configuration seront constatées lors de l’activation du kit d’outils de débogage et de la configuration de l’IP pour les modes Gen3.
Ces violations du timing peuvent être ignorées en toute sécurité.
Pour contourner ce problème, incluez les contraintes de set_false_path suivantes pour supprimer les violations de synchronisation sur votre projet :
Pour gen3/4x16 :
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* à *|toolkit_inst|ptile_link_insp|avmm_readdata_r*
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* à *|toolkit_inst|toolkit_readdata*
Pour Gen3/4x8 :
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* à *|toolkit_inst|ptile_link_insp|avmm_readdata_r*
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* à *|toolkit_inst|ptile_link_insp|avmm_readdata_r*
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* à *|toolkit_inst|toolkit_readdata*
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* à *|toolkit_inst|toolkit_readdata*
Pour gen3/4x4 :
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* à *|toolkit_inst|ptile_link_insp|avmm_readdata_r*
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* à *|toolkit_inst|ptile_link_insp|avmm_readdata_r*
set_false_path-de *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -à *|toolkit_inst|ptile_link_insp|avmm_readdata_r*
set_false_path de *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* à *|toolkit_inst|ptile_link_insp|avmm_readdata_r*
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* à *|toolkit_inst|toolkit_readdata*
set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* à *|toolkit_inst|toolkit_readdata*
set_false_path*, de *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* à *|toolkit_inst|toolkit_readdata*
set_false_path*, de *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* à *|toolkit_inst|toolkit_readdata*