ID de l'article: 000075596 Type de contenu: Dépannage Dernière révision: 24/04/2021

Pourquoi vois-je des défaillances de synchronisation du croisement d’horloges pour le signal rx_lanes_aligned dans l’exemple de conception Interlaken (2e génération) Intel® FPGA IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour Interlaken (2ᵉ génération)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans la version 21.1 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, le signal rx_lanes_aligned n’a pas été synchronisé pour usr_clk avant de quitter le cœur de la propriété intellectuelle (IP). Cela peut déstabiliser la logique de l’utilisateur s’il n’est pas synchronisé par l’utilisateur. Le problème métastable peut se propager à la logique de l’utilisateur même si le changement d’alignement n’est pas fréquent.

    Résolution

    Pour contourner cette situation, Intel recommande d’ajouter unynchronizer au signal rx_lanes_aligned sur le domaine usr_clk.

    Ce problème est résolu à partir de la version 22.3 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 5 produits

    FPGA Intel® Stratix® 10 NX
    FPGA Intel® Stratix® 10 MX
    FPGA et FPGA SoC Intel® Agilex™ 7 série F
    FPGA Intel® Stratix® 10 DX
    FPGA Intel® Stratix® 10 TX

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