ID de l'article: 000075597 Type de contenu: Dépannage Dernière révision: 08/07/2021

Pourquoi l’IP® de streaming intel L-/H-Tile Avalon® pour PCI Express* signale-t-elle des violations de synchronisation sur les chemins de croisement de domaines d’horloge ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 20.3 à 21.2 du logiciel Intel® Quartus® Prime Pro Edition, il est possible que vous voyiez des violations de synchronisation entre des chemins qui traversent des domaines d’horloge dans l’IP de streaming Avalon® Intel® L-/H-Tile pour PCI Express*.

    L’IP de streaming Intel® L-/H-Tile Avalon® pour PCI Express* génère la logique de synchronisation requise pour le croisement de domaines d’horloge. Cependant, les fichiers de contraintes de conception Synopsys* (.sdc) ne limitent pas correctement ces chemins.

    Résolution

    Pour résoudre ce problème, suivez les étapes suivantes :

    1. Télécharger altera_pcie_s10_gen3x16_cdc fichier Contraintes de conception Synopsys* (.sdc)
    2. Ajoutez altera_pcie_s10_gen3x16_cdc.sdc à votre projet Intel® Quartus®
    3. altera_pcie_s10_gen3x16_cdc.sdc doit être placé après l’IP de streaming de Avalon® Intel® L-H-Tile pour le fichier de configuration PCI Express* (.ip)

    Ce problème est résolu à partir de la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 TX

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