Pourquoi mon périphérique Intel® Stratix®10 GX ES avec IP dure PCIe* ne peut-il pas transmettre les paquets TLP ou afficher une bande passante réduite ?

Il est possible que l’IP dure Intel® Stratix®10 ES PCIe* rencontre une perte de crédit lors de la transmission du TLP.  Lorsque le TX FIFO interne à IP dure se remplisse, cela peut entraîner une perte de crédit. Cela peut entraîner que l’interface utilisateur soit ralentie conjointement à l’information inexacte consommée par crédit signalée sur l’interface de crédit TX.
Toutes les configurations de génération 1, Gen2 et Gen3 sur les périphériques Intel Stratix 10 GX avec les L-Tiles ES1, les L-Tiles ES2 ou les Es1 H-Tiles sont affectées et peuvent observer la dégradation des performances se traduisant par une bande passante réduite.

Pour contourner cette errata, vous devez surveiller et surveiller la bande du crédit disponible pour chaque type de transaction : affiché (P), non publié (NP) et complet (Cpl) à l’aide de la formule ci-dessous. Ne calculez pas le tx_*_cdts_limit à l’aide du signal tx_*_cdts_consumed de l’interface de crédit TX :
Crédit disponible = Crédits annoncés par le partenaire - Go
Où Go = 128 crédits pour les données, 64 crédits pour l’entête.
Pour les appareils qui font la publicité de moins de 128 crédits, cette solution de contournement ne s’applique pas.

Vous trouverez ci-dessous un exemple de pseudo-code pour le type de trafic NPH TLP (lecture de la mémoire sans charge utile) pour éviter la perte de crédit alors qu’il suit la règle de commande PCIe*
1a.  Suivre le nombre de TNP NP exceptionnels comme suit

Si (num_of_outstanding_NP_TLP < Initial_NPH_Credit) {
Send_NPH_packet ;
}
1b.  (OU) Guard band le crédit disponible pour les NPH TNP comme suit

Si (tx_nph_cdts – 64) > 0) {
Send_NPH_packet ;
}

Cette errata est corrigée dans Intel Stratix les périphériques 10 GX avec les L-Tiles ES3, les L-Tiles de production, les ES2 H-Tiles ou la Production H-Tiles, et tous les appareils Intel Stratix 10 SX.