ID de l'article: 000075761 Type de contenu: Messages d'erreur Dernière révision: 27/08/2013

Avertissement : aucune cellule logique de remappage trouvée pour PLL <pll_name> avec reconfiguration dynamique hors phase activée</pll_name>

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Vous recevrez ce message d’avertissement si vous activez les ports de reconfiguration dynamique dans la mégafunction ALTPLL sans mettre en œuvre la ALTPLL_RECONFIG mégafunction.

Lors de l’utilisation de la mégafunction ALTPLL, le logiciel Quartus® II essaiera de faire le meilleur routage des sorties de compteur PLL en fonction des besoins spécifiques en ressources de conception. Par exemple, il est possible que C0 soit remappé sur C3. Si l’ALTPLL_RECONFIG mégafunction est implémentée, le remappage du compteur est automatique et transparent pour l’utilisateur.

Si vous n’utilisez pas le ALTPLL_RECONFIG mégafunction, la cession de « Préserver le ou les compteurs PLL » peut être utilisée pour empêcher le ou les compteurs de sortie de remapper.

Vous pouvez suivre le séqunece ci-dessous pour optimiser les compteurs de sortie PLL pour votre conception :

1. Compilez la conception et vérifiez le rapport du compilateur pour voir quel compteur est connecté au débit de l’horloge.
2. Modifiez la connexion d’horloge PLL dans votre RTL pour correspondre à l’ordre (comme indiqué dans le rapport d’utilisation PLL).
Par exemple : si vous voyez clkout0 àSPAN> counter 3, puis déplacez toutes les connexions de sortie de clockout0 sur clkout3, faites-le pour toutes les autres sorties d’horloge.
3. Compilez à nouveau la conception, cette fois avec « Préserver le contre-ordre PLL » réglé sur Activé pour le PLL dans l’éditeur de affectation.

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