ID de l'article: 000075834 Type de contenu: Dépannage Dernière révision: 23/08/2012

Pourquoi la reconfiguration PLL Dynamic Phase Shift échoue-t-elle lors de l’utilisation de la mégafunction PLL Reconfig Altera sur les périphériques Stratix V et Arria V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous utilisez la mégafunction PLL reconfig Altera® pour le changement de phase dynamique, la reconfiguration ne se produit pas si le registre De démarrage est écrit immédiatement après l’écriture du registre Dynamic Phase Shift.  Cela sera évident, car le signal d’attente de l’interface Avalon-MM ne sera pas signalé.

    Cela est dû à un bogue dans la mégafunction qui sera corrigé dans une future version du logiciel Quartus® II.

    Résolution

    Pour s’assurer que la reconfiguration a lieu, il doit y avoir au moins un cycle de mgmt_clk entre la première écriture au registre Dynamic_Phase_Shift et l’écriture vers le registre de démarrage.

    Pour plus de détails sur le fonctionnement du Altera PLL reconfig MegaFunction, reportez-vous à AN661: Implémentation de la reconfiguration PLL fractionnelle avec des mégafunctions ALTERA_PLL et ALTERA_PLL_RECONFIG (PDF).

    Produits associés

    Cet article concerne 6 produits

    FPGA Stratix® V E
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Stratix® V GX

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