ID de l'article: 000075916 Type de contenu: Dépannage Dernière révision: 11/09/2012

Lorsque je simule la configuration PCI Express (PIPE) x8 dans Stratix périphérique IV GX, pourquoi le port coreclkout [1] est-il toujours à faible logique ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque vous réactivez l’émetteur-récepteur Stratix® IV GX dans une configuration PCI Express (PIPE) x8, le gestionnaire de plug-in ALTGX MegaWizard® fournit deux bits pour le port de coreclkout sortie, un pour chaque bloc d’émetteur-récepteur.

 

Altera a identifié que lors d’une simulation fonctionnelle de la configuration ci-dessus, le coreclkout[1] système est toujours bloqué à zéro logique. Le comportement attendu est d’avoir des transitions sur les deux coreclkout[0] et coreclkout[1] .

 

Solution de contournement: Altera recommande d’utiliser uniquement le coreclkout[0] port pour activer la logique utilisateur de votre conception.

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FPGA Stratix® II GX

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