ID de l'article: 000075960 Type de contenu: Dépannage Dernière révision: 04/07/2012

La PLL centrale de Arria V ne peut pas piloter deux réseaux d’horloge PHY indépendants

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les DDR2 et DDR3, LPDDR2, QDR II et RLDRAM Produits II.

    Une erreur d’installateur peut se produire lorsque la PLL centrale des périphériques Arria V est utilisé pour piloter deux réseaux d’horloge PHY indépendants. Cette situation peut se produire lorsque les entrées d’horloge de référence PLL pour deux interfaces de mémoire sont limitées de sorte qu’elles utilisent toutes les deux la PLL centrale.

    Résolution

    La solution à ce problème est d’utiliser la PLL du centre pour lecteur d’un seul arbre d’horloge.

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Arria® V

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