ID de l'article: 000076010 Type de contenu: Dépannage Dernière révision: 15/06/2015

Pour certains appareils MAX 10, le Fitter entraîne une sortie anormale pendant l’étape du Fitter lorsque listen_to_nsleep_signal est configuré

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans la version 15.0 du logiciel Quartus II, un problème de vérification de légalité dans le Fitter entraîne une sortie anormale au cours de l’étape Fitter lorsque le listen_to_nsleep_signal paramètre est explicitement défini sur vrai, mais que le port en veille n’est pas connecté. Ce problème s’applique aux conceptions ciblant uniquement le périphérique MAX 10 ZB16/25/50. Le logiciel Quartus II doit générer une erreur de l’utilisateur, mais provoquer une sortie anormale à la place.

    Il est possible que la sortie anormale se produit si vous utilisez untom de tampon d’entrée ou le Lite d’E/S à usage général (GPIO) de Altera pour construire votre IP.

    Résolution

    Il n’y a pas de solution de contournement. Ce problème sera résolu dans une prochaine version du logiciel.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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    Avertissement

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