VCS génère cet avertissement lors d’une simulation fonctionnelle de l’IP des contrôleurs hautes performances DDR, DDR2 et DDR3 SDRAM II.
Cet avertissement s’affiche car le code connecte un bus LSB 1bit d’un bus 4 bits à une entrée 2bits, de sorte que le bit 2 de l’entrée clk_reset scan_din n’est pas piloté. Le séquenceur nivelé n’utilise pas de chaînes de balayage sur mem_clks et cela n’a pas d’importance pour une conception non nivelée (c.-à-d. DDR2), car il n’utilise pas les chaînes d’analyse non plus. Ce message peut donc être ignoré en toute sécurité.
Avertissement-[PCWM-W] largeur de port décalage <path_name>/SdramController_PLL_Master_phy_alt_mem_phy.v, 1395"clk ». L’expression 1 bit suivante est connectée au port 2 bits « scan_din » du module « SdramController_PLL_Master_phy_alt_mem_phy_clk_reset », à l’expression « clk » : scan_din[0] utilisez lint=PCWM pour plus de détails