ID de l'article: 000076120 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Erreur interne : sous-système : VPR20K, fichier : ygr_arch/ygr_route_timing.c, ligne : 5244

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Cette erreur peut se produire dans le Quartus®Version 2.2 du logiciel II lorsque vous tentez d’utiliser le protocole SigntalTap® Analyseur logique embarqué II ou SignalProbe fonction de surveillance de la broche DQS dans un bloc À double date (DDR).

Tous les ventilateurs de la broche DQS doivent être des horloges alimentant les registres d’entrée des E/S ou les registres d’entrée DDIO. Le signal DQS ne peut pas être contrôlé, car la surveillance d’un signal nécessite que le ventilateur du signal soit envoyé à un élément logique (EL). Cela est documenté dans la solution suivante : puis-je utiliser l’analyseur logique embarqué SignalTap II pour surveiller les signaux DQS dans mon bloc à double débit de données (DDR) ?

Cela a été résolu dans la version 3.0 du logiciel Quartus II en supprimant les signaux DQS du filtre SignalTap II/SignalProbe.

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