ID de l'article: 000076149 Type de contenu: Messages d'erreur Dernière révision: 16/07/2013

Avertissement critique (176575) : ne peut pas mettre en œuvre de PLL haut/bas ou gauche/droit <pll name="">, car l’horloge d’entrée de la PLL utilise des LVDS d’E/S standard et une fréquence de 800 MHz. Cependant, le périphérique ne prend e...

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Cette erreur s’affiche lorsque vous tentez d’attribuer un taux de basculement de 800 MHz ou plus et une affectation D/S LVDS à une broche d’horloge dans Stratix® IV avec des densités de 820, 530, 360 et 290.

    Le tableau 1-42 des caractéristiques CC et de commutation des périphériques Stratix IV (PDF) indique que pour un périphérique à -2/2X de vitesse, 800 MHz est pris en charge pour les normes d’E/S fHSCLK_in (fréquence d’horloge d’entrée) les normes d’E/S différentielles véritables.  Cela ne s’applique pas aux périphériques à densité plus élevée répertoriés ci-dessus.

    Résolution Le tableau 1-42 doit être fixé pour indiquer que 762 MHz est la fréquence maximale prise en charge par les périphériques à densité plus élevée.

    Produits associés

    Cet article concerne 3 produits

    FPGA Stratix® II GT
    FPGA Stratix® II GX
    FPGA Stratix® IV E

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