ID de l'article: 000076268 Type de contenu: Messages d'erreur Dernière révision: 30/11/2016

Erreur : nœud de bloc IR FIFO USERDES « lvds_rx:inst|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2 » n’est pas correctement connecté sur le port « WRITECLK »

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Cette erreur de synthèse s’affiche si vous connectez une PLL et ALTLVDS_RX mégafunction en mode PLL externe, et que le commutateur d’horloge PLL est activé. Cette erreur se produit parce que le logiciel Quartus® II n’insère pas un cyclonev_pll_lvds_output untom entre la PLL et le ALTLVDS_RX mégafunction pendant la synthèse.

    Résolution

    La solution de contournement consiste à insérer l’atom suivant entre la PLL et la LVDS_RX :

    cyclonev_pll_lvds_output (nº)
    .pll_loaden_enable_disable (« vrai »),
    .pll_lvdsclk_enable_disable (« vrai »)
    ) stratixv_pll_lvds_output_inst (
    .ccout ({loaden_from_pll, fclk_from_pll}),
    .loaden (loaden_to_lvds),
    .lvdsclk (fclk_to_lvds)
    );

    Si la cible est un périphérique Stratix® V, vous pouvez stratixv_pll_lvds_output.

    Cette configuration devrait être corrigée dans une version ultérieure du logiciel Quartus II.

    Produits associés

    Cet article concerne 10 produits

    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX
    FPGA Stratix® V GX
    FPGA Stratix® V E
    FPGA Stratix® V GT
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA SoC Cyclone® V ST
    FPGA Cyclone® V E

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