En raison d’un problème dans la Intel® FPGA IP eSRAM des versions 19.3 et antérieures du logiciel Intel Quartus® Prime Pro, si votre projet utilise deux eSRAM, vous verrez ce message d’avertissement après analyse et synthèse :
Avertissement (16817) : avertissement HDL Verilog à iopll.v(30) : remplacement de la définition précédente du module iopll
Si les deux eSRAM possèdent les mêmes paramètres PLL(fréquence d’horloge de référence PLL et fréquence d’horloge PLL souhaitée),le message d’avertissement peut être ignoré.
Si les deux eSRAM ont des paramètres PLL différents, après la compilation, ils seront réglés sur les mêmes fréquences PLL prises à partir d’un des paramètres IP eSRAM. Reportez-vous au rapport Quartus Fitter > résumé de l’étape du plan > de l’utilisation de la PLL pour observer les fréquences PLL ESRAM/O implémentées.
Ce problème est résolu à partir de la version 20.1 du logiciel Intel® Quartus® Prime Pro Edition.