ID de l'article: 000076365 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Avertissement critique : <corename>_if0_p0_pin_map.tcl : Impossible de trouver l’horloge PLL pour les broches if0|p0|controller_phy_inst|memphy_top_inst|afi_half_clk_reg</corename>

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de la compilation de votre conception DDR2 SDRAM ou DDR3 SDRAM UniPHY dans le logiciel Quartus® II version 11.0 ou 11.0SP1, vous pouvez connaître les avertissements critiques suivants :

    Avertissement critique : nom _if0_p0_pin_map.tcl : impossible de trouver l’horloge PLL pour les broches if0|p0|controller_phy_inst|memphy_top_inst|afi_half_clk_reg

    L’avertissement critique ne se produit pas sur la première compilation de la conception, mais se produit sur toutes les compilations subséquentes.

    La cause du problème est RAPID_RECOMPILE_MODE réglée sur ACTIVÉ, ce qui fait que les afi_half_clk_reg ne sont pas conservées dans les compilations subséquentes.

    Résolution

    La solution consiste à supprimer le répertoire db avant que la conception soit re-compilée ou à désactiver le recompile rapide dans votre projet.

    Ce problème sera résolu dans une version ultérieure du logiciel Quartus II.

    Produits associés

    Cet article concerne 5 produits

    FPGA Stratix® III
    FPGA Stratix® IV
    FPGA Stratix® II GX
    FPGA Stratix® II GT
    FPGA Stratix® IV E

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    Avertissement

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