ID de l'article: 000076390 Type de contenu: Dépannage Dernière révision: 27/08/2020

Pourquoi le signal interface_locked du noyau IP Intel® Arria® 10 PHYLite n’est-il pas affirmé?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® Arria® 10 IP PHY Lite pour interfaces parallèles
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’une limitation connue de l’IP Intel® Arria® 10 PHYLite, le signal interface_locked ne s’affirmera pas lorsque toutes les broches d’index impaires d’une voie d’E/S ne sont pas utilisées comme broches de données. Cependant, l’IP Intel® Arria® 10 PHYLite est entièrement fonctionnelle pour les transferts de données.

    Résolution

    Pour contourner ce problème, utilisez au moins une broche d’index impaire dans une voie d’E/S (telle que pin_index 1, 3, 5 ... 11) pour les broches de données de votre conception Intel® Arria® 10 PHYLite.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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