ID de l'article: 000076470 Type de contenu: Dépannage Dernière révision: 27/08/2013

Pourquoi la sortie de l’horloge altpll sélectionnée ne change-t-elle pas la phase lorsque j’exécute une étape de phase en utilisant la fonctionnalité Dynamic Phase Stepping, même si le signal de sortie altpll Phase Done est faible dans les ...

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans les périphériques Stratix® III et Cyclone® III, les conceptions utilisant la fonctionnalité Dynamic Phase Stepping (Progression dynamique de la phase) peuvent voir des situations dans lesquelles une horloge de sortie incorrecte est ajustée en phase si le port de réduction de phase est alimenté par une constante. Cela affecte le logiciel de conception Quartus® II version 7.2 SP3 et versions antérieures.

    Si cette situation se produit, insérez une logique supplémentaire en face du port altpll phasecounterselect[] ou enregistrez la constante qui alimente ce port. Dans ce dernier cas, vous devrez peut-être utiliser l’attribut de préservation pour empêcher la synthèse des registres.

     

    Résolution

    Cela est résolu dans la version 13.0 du logiciel Quartus II.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® III

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