Lorsque le contrôleur de reconfiguration partielle Intel® Stratix® 10 Intel® FPGA IP détecte un flux binaire partiel endommagé, il définit l’état[2.0] = 3'b100 = PR_ERROR est activé. Le signal avst_sink_ready est signalé et le contrôleur de reconfiguration partiel Intel® FPGA IP n’acceptera aucune autre reconfiguration partielle du bitstream tant que l’IP n’est pas réinitialisée à l’aide du port de réinitialisation.
Avant de réinitialiser le contrôleur de reconfiguration partiel Intel® FPGA IP, il est nécessaire de s’assurer que le flux binaire partiel restant est vidage du pipeline de streaming Avalon®, puis de le réinitialiser à l’Intel® FPGA IP de reconfiguration partielle.
Pour contourner ce problème, implémentez RTL pour surveiller l’état[2.0] du port et générer un signal de avst_sink_ready d’analyse au contrôleur de reconfiguration partiel Intel® Stratix® 10 Intel® FPGA IP Maître lorsque le PR_ERROR est indiqué et s’assurer que avst_sink_valid a terminé le basculement. Cela permettra de s’assurer que le flux de bits de reconfiguration partiel restant est vidage du pipeline de streaming Avalon®, puis appliquer la réinitialisation au contrôleur de reconfiguration partiel Intel® Stratix® 10 Intel® FPGA IP.
Une fois terminé, il sera possible de commencer à envoyer un nouveau flux binaire de reconfiguration partielle bon au contrôleur de reconfiguration partiel Intel® FPGA IP.