Interlaken (2e génération) Intel® FPGA IP cibler les Intel® Stratix® 10 H-Tile ou E-Tile ne prend en charge qu’un certain nombre d’options de fréquence de données et d’horloge de référence dans le GUI de l’éditeur de paramètres IP.
Pour contourner ce problème, vous devez effectuer les étapes suivantes pour varier la fréquence de données et la fréquence d’horloge de référence de l’émetteur-récepteur à des valeurs légèrement différentes une fois que l’instance Interlaken (2e génération) Intel® FPGA IP visant le Intel® Stratix® 10 H-Tile ou E-Tile a été générée.
Étapes permettant de modifier la fréquence d’horloge de référence/débit des données lors du ciblage Intel Stratix 10 E-Tile :
- Modifier la ligne suivante dans le nom d’instance /altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc
[Ligne 31] create_clock « fréquence d’horloge de référence MHz » [get_ports pll_ref_clk]
- Modifiez les paramètres suivants dans le nom d’instance /altera_xcvr_native_s10_etile_2101/synth/_ip_parameters_.tcl
[Ligne 12] dicté native_phy_ip_params pma_tx_data_rate_profile0 « débit de données »
[Ligne 13] dicté native_phy_ip_params pma_rx_data_rate_profile0 « débit de données »
[Ligne 28] dicté native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0 « fréquence d’horloge de référence »
[Ligne 30] dicté native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0 « fréquence d’horloge de référence »
Étapes permettant de modifier la fréquence d’horloge de référence/débit des données lors du ciblage Intel Stratix 10 H-Tile :
- Modifier la ligne suivante dans le nom d’instance /altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc
[Ligne 31] create_clock « fréquence d’horloge de référence pll_ref_clk MHz » [get_ports pll_ref_clk]
- Modifiez le paramètre suivant dans le nom d’instance /altera_xcvr_native_s10_htile_1921/synth/_ip_parameters_.tcl
[Ligne 13] dicté native_phy_ip_params set_data_rate_profile0 « débit de données »