ID de l'article: 000076534 Type de contenu: Dépannage Dernière révision: 16/10/2020

Pourquoi est-ce que je vois un grand nombre d’avertissements liés aux blocs de RAM synthétisés lors de la compilation d’une conception Intel® Stratix® 10 FPGA ou Intel Agilex® 7 avec le Intel® FPGA IP JESD204C en mode RX Simplex ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP JESD204B
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lorsque vous compilez une conception avec le Intel® FPGA IP JESD204C en mode Simplex RX ciblant Intel® Stratix® 10 appareils dotés d’émetteurs-récepteurs E-Tile ou Intel Agilex® 7 appareils utilisant le logiciel Intel® Quartus® Prime Pro Edition version 19.2 et versions ultérieures, vous pouvez voir des avertissements comme ceux indiqués ci-dessous.

    Les avertissements suivants sont liés aux signaux rx_eb_data_soemb_out_w_w[L-1:0] et rx_eb_data_somb_out_w_w[L-1:0] et peuvent être ignorés en toute sécurité car seul le bit [0] de chaque sera utilisé comme entrée dans la couche de transport.

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[129] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[130] »

    Les avertissements suivants concernent les signaux j204c_rx_cmd_data [18:7] lorsque la configuration de l’en-tête de synchronisation est CRC-12.

    Cependant, ceux-ci peuvent être ignorés en toute sécurité car la configuration CRC-12 n’utilise que les 7 bits inférieurs (ainsi, 12 signaux seront synthétisés).

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[138] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[139] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[140] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[141] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[142] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[143] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[144] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[145] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[146] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[147] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[148] »

    Avertissement(14320) : Nœud extérieur synthétisé « u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[149] »

    Résolution

    Ces messages d’avertissement sont attendus et peuvent être ignorés en toute sécurité.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Stratix® 10 TX
    FPGA Intel® Stratix® 10 MX
    FPGA et FPGA SoC Intel® Agilex™ 7

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.