En raison d’un problème dans la version 20.1 ou antérieure du logiciel Intel® Quartus® Prime Pro Edition, l’exemple de conception du port racine PCI Express* 4.0x4 d’Intel® P-Tile Avalon® de mémoire signale une erreur lors de la compilation.
Erreur (21410) : erreur HDL Verilog à s10_rp_avmm_master_hwtcl.v(130) : la déclaration du contrôle des événements à l’intérieur du sous-programme n’est pas prise en charge pour la synthèse.
Pour contourner cela, il est nécessaire de générer le fichier de simulation et de synthèse séparément et de recompiler l’exemple de conception.
Ce problème est résolu à partir de la version 22.4 du logiciel Intel® Quartus® Prime Pro/Standard Edition.