ID de l'article: 000076539 Type de contenu: Information et documentation de produit Dernière révision: 09/01/2014

Comment observer les signaux d’interface PIPE des Stratix IV, Cyclone V et Arria V GX PCIe HIP à l’aide de Signaltap II ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Si vous souhaitez utiliser Signaltap™ II pour observer les signaux d’interface PIPE des Stratix® IV, Cyclone® V et Arria® V GX Hard IP pour PCI Express®, veuillez définir test_in[11:8] du cœur PCIe® à 4'b0011. Ensuite, vous pouvez observer les signaux d’interface PIPE sur test_out port. Veuillez noter que vous devez utiliser tx_clkout[0] (pld8gtxclkout) du module GXB au lieu de core_clk_out comme signal d’horloge de capture.

Les bits suivants sont définis pour test_out :
[7:0]-txdata
[8]-txdatak
[9]-txdetectrx
[10]-txelecidle
[11]-txcompl
[12]-rxpolité
[14:13]- powerdown
[22:15]-rxdata
[23]-rxdatak
[24]-rxvalid
[63:25] — Réservé.

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