Pour un exemple de conception jeSD204B de mode émetteur simplex ciblant Intel® Arria® 10 périphériques, vous pouvez observer des violations de synchronisation entre les mgmt_clk et les frame_clk dans la version 17.0 ou une version ultérieure du Sofware Intel® Quartus® Prime Pro Edition. Ces deux domaines d’horloge sont en fait asynchrones les uns aux autres et il est donc sûr de couper les chemins entre les deux domaines.
Pour contourner ce problème, modifiez le fichier altera_jesd204_ed_.sdc et ajoutez la frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) à la contrainte de set_clock_groups comme suit :
set_clock_groups -asynchrone -groupe {device_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \
...} \
-group {mgmt_clk...} \
-groupe {altera_reserved_tck}
Ce problème est résolu à partir de Intel® Quartus® logiciel Prime Pro Edition version 17.1.