L’IP LPDDR2 possède une fonctionnalité appelée suivi DQS qui affecte la bande passante disponible pour l’application utilisateur. Un suivi DQS est nécessaire pour maintenir le bon timing du signal afin de s’assurer que les données d’un accès en lecture LPDDR2 sont échantillonées correctement dans le FPGA à toutes les fréquences d’horloge de la mémoire.
Le suivi DQS est composé de deux parties :
- Exemple : un échantillon DQS est pris après chaque cycle d’actualisation de la mémoire
- Mise à jour : une fois des échantillons suffisants pris, un cycle de mise à jour de suivi DQS se produit, qui peut prendre plusieurs microseconds. Sa durée dépend de la largeur de l’interface, car les retards d’E/S DQS sont mis à jour séquentiellement. Lors d’une mise à jour du suivi DQS, les accès sur le contrôleur LPDDR2 Avalon le bus sont inactifs. L’IP ne permet pas à l’utilisateur de planifier la mise à jour du suivi DQS.
Nous vous recommandons fortement d’effectuer des simulations RTL de vos modèles d’accès pour évaluer les effets du suivi des DQS et tout impact sur la fonctionnalité ou l’efficacité de votre système.
Si LPDDR2 n’est pas adapté à votre application, il est recommandé d’envisager la prochaine solution de mémoire externe de puissance la plus faible, à savoir DDR3L, où l’exigence de suivi DQS dépend de la fréquence et il existe des options pour la désactiver comme décrit dans cette KDB.