ID de l'article: 000076674 Type de contenu: Dépannage Dernière révision: 20/11/2020

Quelle est l’horloge correcte à utiliser pour le domaine de l’horloge de l’application lors de l’utilisation de l’IP mappée de mémoire P Avalon® Intel® FPGA P-Tile pour PCI Express* ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le p_app_clk (où n=1,2,3,4) est l’horloge correcte à utiliser comme horloge d’application pour la Intel® FPGA P-Tile Avalon® IP mappée de mémoire pour PCI Express*. L’IP mappée de mémoire P-Tile Avalon® Intel® FPGA pour révision du guide de l’utilisateur PCI Express* UG-20237 | 2020.11.17, fait incorrectement référence à coreclkout_hip comme l’horloge de l’application. De même, l’IP mappée mémoire PCI Express* Intel® FPGA P-Tile Avalon® génère actuellement un port coreclkout_hip de haut niveau qui ne doit pas être utilisé comme horloge d’application.

    Résolution

    L’IP Intel® FPGA P-Tile Avalon® mappée de mémoire pour le Guide de l’utilisateur de PCI Express* et le RTL ip de haut niveau doivent être mis à jour dans la prochaine version du document et de l’IP.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ 7 série F
    FPGA Intel® Stratix® 10 DX

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