ID de l'article: 000076692 Type de contenu: Dépannage Dernière révision: 11/09/2012

La mémoire tri-matricielle de périphérique de série Stratix peut-elle être utilisée de manière asynchrone ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Non, les périphériques série Stratix® ne prennent pas en charge la mémoire asynchrone. Altera® recommande d’utiliser des blocs de mémoire synchrones pour Altera conceptions.

Stratix série prennent en charge une lecture pseudo-asynchrone lorsque les données de sortie sont disponibles pendant le cycle d’horloge lorsque l’adresse de lecture y est intégrée. La lecture pseudo-asynchrone est possible dans les modes double port simples et réels des blocs Stratix et Stratix II M512 et M4K en cadencé les registres d’adresses d’activation et de lecture en lecture sur la périphérie de l’horloge négative et en contournant les registres de sortie.

Pour plus d’informations sur la conversion de modèles de mémoire asynchrone, reportez-vous à AN 210 : convertir la mémoire d’asynchrone en synchrone pour les conceptions Stratix et Stratix GX (PDF).

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Cet article concerne 2 produits

FPGA Stratix® II GX
FPGA Stratix® II

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