ID de l'article: 000076880 Type de contenu: Dépannage Dernière révision: 25/10/2017

Pourquoi vois-je des erreurs de temps d’élaboration lors de la simulation de Intel Stratix 10 conceptions dans Aldec Tudy-PRO 2017.02 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Simulation, débogage et vérification
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un bogue dans Aldec Lustre-PRO* 2017.02, vous pouvez voir des erreurs de temps d’élaboration semblables à la ligne ci-dessous lors de la simulation de Intel® Stratix® 10 conceptions.

    # NOYAU : ERREUR : les attributs du bit « cr_rlpbk_en » ont des valeurs de conflit illégales

    Résolution

    Contactez Aldec pour obtenir une version ultérieure de l’ensemble Delassy-PRO avec un correctif pour ce problème.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Stratix® 10 GX

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    Avertissement

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