ID de l'article: 000076909 Type de contenu: Dépannage Dernière révision: 01/02/2019

Pourquoi y a-t-il un décalage entre les données en écriture et en lecture entre l’interface du bus AXI et les messages de simulation Intel® Stratix® 10 MX HBM2 pendant la simulation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le décalage se produit parce que les données d’écriture de l’interface du bus AXI entrent dans la carte ip 10 MX HBM2 du Intel® Stratix® et dans le sous-système de bloc d’interface universel avant d’atteindre le modèle de mémoire 10 MX HBM2 Intel® Stratix®.

    Résolution

    La valeur du bus « écriture de données » indiquée dans le modèle de mémoire HBM2 a été modifiée en raison de l’inversion du bus de données (DBI).

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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