Une erreur d’installateur présentant un message similaire peut être constatée lors de l’utilisation de l’IP EMIF Intel® Stratix® 10 s’il existe des connexions d’horloge de référence PLL s’étendant sur plus de 8 banques d’E/S :
Erreur interne : sous-système : CPLL, fichier : /quartus/cplph/cpll/refclk_gen6_param_util.cpp, ligne : 387
Le réseau d’horloge de référence pour 12 tuiles n’est pas pris en charge actuellement !
Cela est généralement indiqué sur les plus grands Intel Stratix 10 périphériques dotés de plusieurs interfaces de mémoire externes insérées dans une colonne d’E/S partageant les horloges de base ou l’horloge de référence PLL. Notez que lors du partage des horloges de cœur, l’horloge de référence PLL est également distribuée dans le bus de partage d’horloges de cœur qui se connecte entre le maître de l’horloge du cœur et le syrdique.
Assurez-vous que l’horloge de référence PLL EMIF n’est pas connectée à plus de 8 banques d’E/S adjacentes sur la même colonne d’E/S. Pour plus d’informations sur les banques d’E/S de votre périphérique Intel® Stratix® 10, reportez-vous aux fichiers pin-out Intel Stratix 10 périphériques.
Dans le tableau de la première page du document de brochage, il montre les banques d’E/S qui sont associées au nombre de broches pour chaque banque d’E/S pour chaque package pris en charge. Pour déterminer les 8 banques d’E/S pour le chemin d’horloge de référence de la PLL, cela inclut également les banques d’E/S qui ne sont pas liées et qui sont indiquées avec un « - » dans le tableau.