Il y a un bogue dans l’IP UniPHY DDR3 qui permet incorrectement une configuration pour un périphérique de mémoire DDR3 8Gbit sélectionné à puce unique avec 16 bits de ligne, 11 colonnes et 3 bits d’adresse de banque à générer pour les contrôleurs de mémoire matérielle et HPS Arria® V et Cyclone® V.
Les plus grandes configurations de capacité de périphériques DDR3 prises en charge sont les suivantes :
Contrôleur de mémoire matérielle et contrôleur de mémoire HPS : sélection de 4 Go par puce avec une configuration d’adresse de 16 lignes, 10 colonnes et 3 bits bancaires.
Contrôleur logiciel : sélection de 8 Go par puce avec une configuration d’adresse de 16 lignes, 11 colonnes et 3 bits de banque.
Pour plus d’informations sur les configurations prises en charge par le contrôleur de mémoire matérielle Arria® V et HPS, consultez le Tableau 7-17 : Caractéristiques du contrôleur de mémoire dure Arria® V dans le manuel Arria V et consultez le Tableau 11-1 : Options de mémoire de l’interface du contrôleur SDRAM dans le manuel de référence technique du système de processeur dur Arria V.
Pour plus d’informations sur les configurations prises en charge par le contrôleur de mémoire dur Cyclone® V et HPS, consultez le Tableau 6-14 : Caractéristiques du contrôleur de mémoire dure Cyclone® V du manuel Cyclone V et consultez le Tableau 11-1 : Options de mémoire de l’interface du contrôleur SDRAM dans le manuel de référence technique du système de processeur dur Cyclone V.