ID de l'article: 000077025 Type de contenu: Dépannage Dernière révision: 14/09/2020

Lors de l’utilisation de l’IP matérielle E-Tile pour les variantes PTP Ethernet Intel® FPGA IP 10G/25G, l’analyseur de synchronisation indique-t-il o_sclk signal comme une horloge sans contrainte ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP hard IP E-tile pour Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lors de l’utilisation de l’IP matérielle E-Tile pour les variantes PTP Ethernet Intel® FPGA IP 10G/25G, le signal o_sclk est une impulsion asynchrone acheminée via le réseau d’horloge. L’analyseur de synchronisation identifie à tort le signal o_sclk comme source d’horloge et le signale comme une horloge sans contrainte.

    Résolution

    Aucune solution de contournement n’est requise, vous pouvez ignorer en toute sécurité cette analyse de l’analyseur de synchronisation de o_sclk comme une horloge sans contrainte.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Stratix® 10 TX
    FPGA Intel® Stratix® 10 DX
    FPGA et FPGA SoC Intel® Agilex™ 7 série F

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