Les blocs logiques DLL et DQS sont conçus pour rejeter la gigue d’entrée. La DLL utilise des valeurs de code gris pour le mot de contrôle pour éviter la gigue lorsque les paramètres de retard DQS changent. Et utilisez des blocs de détection à deux phases pour vous assurer que tout changement dans le mot de contrôle n’est effectué que lorsque le signal de haut ou de bas est stable pour quatre cycles de torsodage.
La seule incertitude sur le chemin d’horloge DQS est introduite par la résolution des étapes de retard. Cette incertitude dépend du nombre d’étapes de retard DQS utilisées et ne dépend pas de la fréquence d’horloge ou de la norme d’interface mémoire. Cette incertitude est spécifiée comme erreur de transfert de phase DQS et incluse dans les scripts d’analyse de synchronisation ALTMEMPHY & UniPHY.
Vous pouvez obtenir la spécification d’erreur de transfert de phase DQS à partir de la fiche technique, par exemple le chapitre DC et caractéristiques de commutation (PDF) du manuel Stratix IV. Le tableau 1-46 donne la spécification de l’erreur de transfert de phase DQS.