Il est possible que je vois une horloge de calibrage de l’émetteur-récepteur PreSICE incorrecte sur Intel® Stratix® 10 périphériques si le logiciel Intel Quartus® Prime a mis en cache une ancienne version de votre affectation QSF (OSC_CLK_1 Quartus Settings File).
Il y a un PLL à l’intérieur du FPGA qui reçoit l’horloge de la broche OSC_CLK_1 et fournit une horloge de calibrage 250 MHz à PreSICE. Cette horloge est utilisée pour calibrer tous les Intel Stratix les PLL ATX 10 L et H-Tile, les fPLL, les PLL CDR/CMU et les PMA.
La source et la fréquence d’horloge sont choisies dans la Intel Quartus périphérique du projet Prime et l’option broche, ou dans l’exemple de fichier QSF de cession ci-dessous.
DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz de nom set_global_assignment
Si vous avez récemment modifié le paramètre Configuration Clock Source dans le logiciel Intel Quartus Prime, il est possible qu’une ancienne version soit mise en cache et utilisée par le logiciel Intel Quartus. Cela peut entraîner une horloge d’étalonnage de fréquence incorrecte qui peut entraîner un taux d’erreur binaire (BER) plus élevé sur votre Intel Stratix canal émetteur-récepteur de périphérique 10 L-Tile ou H-Tile.
Pour contourner ce problème, vous pouvez nettoyer votre base de données Intel Quartus Prime après avoir modifié le paramètre Configuration Clock Source. Vous pouvez le faire à l’aide des menus logiciels Intel Quartus Prime, comme indiqué ci-dessous.
Project > Clean Project > toutes les révisions
Vous devez alors recompiler votre projet Intel Quartus Prime.
