Vous pouvez voir une fréquence incorrecte Horloge d’étalonnage de l’émetteur-récepteur PreSICE sur Intel® Stratix® périphériques 10 si le logiciel Intel Quartus® Prime a mis en cache une ancienne version de votre affectation QSF (OSC_CLK_1 Quartus Settings File).
Une PLL à l’intérieur du FPGA reçoit l’horloge de la broche OSC_CLK_1 et fournit une horloge d’étalonnage de 250 MHz à PreSICE. Cette horloge étalonne toutes les Intel® Stratix® 10 PLL ATX, fPLL, CDR/CMU et PMA des appareils 10 L-Tile et H-Tile.
La source d’horloge et la fréquence sont choisies dans l’interface graphique de l’option de périphérique et de broche du projet Intel® Quartus® Prime Software ou dans l’affectation d’exemple de fichier QSF ci-dessous.
set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
Si vous avez récemment modifié le paramètre Source de l’horloge de configuration dans le logiciel Intel Quartus Prime, il est possible qu’une ancienne version soit mise en cache et utilisée par le logiciel Intel Quartus® Prime. Cela peut entraîner une horloge d’étalonnage de fréquence incorrecte, ce qui peut entraîner un taux d’erreur binaire (BER) plus élevé sur le canal d’émetteur-récepteur de votre appareil Intel® Stratix® 10 L-Tile ou H-Tile.
Pour contourner ce problème, vous pouvez nettoyer votre base de données Intel® Quartus® Prime Software après avoir modifié votre paramètre Source d’horloge de configuration. Vous pouvez le faire en utilisant les menus du logiciel Intel® Quartus® Prime comme indiqué ci-dessous.
Projet > Clean Project > toutes les révisions
Vous devez ensuite recompiler votre projet Intel® Quartus® Prime Software.