Lorsque le fPLL d’un périphérique Intel® Stratix® à 10 L et H est configuré en mode fractionnel et que sa plage de fréquences VCO est inférieure à 7 GHz, il est possible que les registres fPLL ne soient pas réglés à la valeur étalonnée après un calibrage fPLL de power-up ou un recalibrage utilisateur.
Pour contourner le problème, réinitialisez les fPLL qui s’effacent après l’étalonnage en écrivant la séquence suivante sur les registres de contrôle souples à l’aide de l’interface fPLL Avalon la reconfiguration dynamique en mappée de la mémoire.
- Définissez register 0x4E0[1] à 1
- Définissez register 0x4E0[0] à 1
- Définissez register 0x4E0[0] à 0
- Définissez register 0x4E0[1] à 0
Vous devez cocher la case Enable Dynamic Reconfiguration, Enable Native PHY Debug Master Endpoint et Activer les options Enable Control and Status Registers (Activer les registres de contrôle et d’état) dans les périphériques fPLL 10 L et H Intel Stratix les périphériques FPLL À 10 L et H, afin d’écrire sur les registres de contrôle logiciel ci-dessus.