ID de l'article: 000077368 Type de contenu: Dépannage Dernière révision: 07/07/2020

Pourquoi le fPLL des Intel® Stratix® les dispositifs de tuiles 10 L et H en mode fractionnel est-il perdu après l’étalonnage ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque le fPLL d’un périphérique Intel® Stratix® à 10 L et H est configuré en mode fractionnel et que sa plage de fréquences VCO est inférieure à 7 GHz, il est possible que les registres fPLL ne soient pas réglés à la valeur étalonnée après un calibrage fPLL de power-up ou un recalibrage utilisateur.

    Résolution

    Pour contourner le problème, réinitialisez les fPLL qui s’effacent après l’étalonnage en écrivant la séquence suivante sur les registres de contrôle souples à l’aide de l’interface fPLL Avalon la reconfiguration dynamique en mappée de la mémoire.

    1. Définissez register 0x4E0[1] à 1
    2. Définissez register 0x4E0[0] à 1
    3. Définissez register 0x4E0[0] à 0
    4. Définissez register 0x4E0[1] à 0

    Vous devez cocher la case Enable Dynamic Reconfiguration, Enable Native PHY Debug Master Endpoint et Activer les options Enable Control and Status Registers (Activer les registres de contrôle et d’état) dans les périphériques fPLL 10 L et H Intel Stratix les périphériques FPLL À 10 L et H, afin d’écrire sur les registres de contrôle logiciel ci-dessus.

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 GX

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