ID de l'article: 000077393 Type de contenu: Dépannage Dernière révision: 15/03/2019

Quel index des signaux fclk[1.0] et loaden[1.] dois-je utiliser lors de l’implémentation d’une interface TX large et multi-bancs utilisant l’IP LVDS SERDES Stratix 10 Altera en mode pll externe ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour les configurations TX à plusieurs bancs avec pll externe utilisant Stratix® 10 périphériques LVDS IP, seule la deuxième paire d’horloges de la pll externe (paire indexée par [1]) est valide.

    Résolution

    Cette date sera mise à jour dans la prochaine version du guide de l’utilisateur des E/S de l’appareil Intel® Stratix 10 appareils

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

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