ID de l'article: 000077405 Type de contenu: Dépannage Dernière révision: 17/12/2019

Pourquoi n’y a-t-il pas d’utilisation de LP si je compile le projet avec les canaux d’émetteur-récepteur E-tile Intel® Stratix® 10 FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    C’est un comportement attendu.  Vous verrez que l’utilisation du nombre total de plLs est de 0 si vous n’instanciez que Intel® Stratix® 10 canaux émetteurs-récepteurs E-tile de 10 FPGA dans la conception. La Intel® Stratix® 10 FPGA boucle PLL (Transce tile transceiver channel, ou circuit à phase verrouillée) n’est pas une flétrie dans le résumé total des PLL.

    Par exemple, si vous utilisez Intel® Stratix® périphérique 1ST280EY2F55 1T280EY2F55 et que vous instantez quatre canaux d’émetteur-récepteur E-tile. Après la compilation, vous verrez toujours le « PLLs total 0/64 (0 %) » dans le résumé de flux du rapport de compilation.

     

    Résolution

    Tous les LLL indiqués dans le rapport de compilation sont contribués par les Intel® Stratix® 10 IOPLL et les PLL de l’émetteur-récepteur H. Pour Intel® Stratix® 10 périphériques 1ST280EY2F55, le total de 64 PLL se compose de 24xIOPLLs, 8xfPLLs de tuile H, 8xATX PLLs de l’émetteur-récepteur H-tile et 24 PLL CDR de l’émetteur-récepteur H-tile. Intel® Stratix® 10 FPGA les LTA de canal émetteur-récepteur E-tile ne sont pas une acerbe.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Stratix® 10 DX
    FPGA Intel® Stratix® 10 TX
    FPGA Intel® Stratix® 10 MX

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