L’IP du contrôleur HP DDR3 ne prend pas en charge l’étalonnage dans la simulation de la version 7.2. La simulation est basée sur la mise en place d’un système à partir d’un état de démarrage connu plutôt que sur l’exécution du processus d’étalonnage. Dans ce mode de simulation, la réinitialisation entraîne la modification de la relation de phase entre le phy_clk et le resynch_clk_1x après la réinitialisation. Le logiciel Quartus® II et la version 8.0 ip corrigent ce problème en prenant en charge l’étalonnage pendant la simulation.
Pourquoi ai-je une mauvaise lecture de l’IP Megacore du contrôleur DDR3 High Performance (HP) lorsque je réinitialise le cœur pendant le fonctionnement du mode utilisateur dans le logiciel Quartus II et l’IP version 7.2 ?
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