ID de l'article: 000077539 Type de contenu: Dépannage Dernière révision: 05/05/2015

Pourquoi certains signaux DDR4 ne sont-ils pas non entraînés dans l’analyseur de synchronisation ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de la conception d’une interface de contrôleur mémoire DDR4 Intel® Arria® 10 FPGA, il est possible que vous voyiez des ports d’entrée et de sortie DDR4 non entraînés. Il devrait y avoir des exceptions au faux chemin dans le fichier DDR4 SDC pour ces signaux.

    Résolution

    La solution à ce problème est d’ajouter les affectations suivantes au fichier DDR4 SDC dans la section FAUX PATH CONSTRAINTS :

    set_false_path à [get_ports {*dbi_n*}]
    set_false_path -de [get_ports {*dbi_n*}]
    set_false_path -de [get_ports {*alert_n*}]
    set_false_path à [get_ports {*mem_ck*}]
    set_false_path à [get_ports {*mem_ck_n*}]
    set_false_path à [get_ports {*mem_dqs_n*}]

    Ce problème sera résolu dans une version ultérieure du logiciel de développement Quartus®.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 GX
    FPGA Intel® Arria® 10 GT

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