ID de l'article: 000077548 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi les périphériques Flash J3 d’Intel ne peuvent-ils pas configurer le FPGA après le cycle d’alimentation lorsque l’option « Halt » on Failure Option est sélectionnée pour le contrôleur PFL (Parallel Flash Loader) MAX® II ?

Environnement

  • Pilote de logiciel parallèle Fast Passive MicroBlaster™
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Ce problème se trouve uniquement dans la famille de périphériques flash Intel J3 lorsque l’option « Halt » lors de la défaillance est sélectionnée dans la mégafuntion PFL.

    Pour résoudre ce problème, ajoutez un circuit de retard à la broche nReset qui tire cette broche nReset à bas pendant un certain temps avant de lui permettre de monter haut. Le délai minimum recommandé est de 2 ms.

    Une autre solution consiste à sélectionner « Réessayer à la même page » ou « Réessayer à partir d’une adresse fixe » à l’action requise pour l’option de panne de configuration.

    Produits associés

    Cet article concerne 1 produits

    CPLD MAX® II

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.