ID de l'article: 000077655 Type de contenu: Dépannage Dernière révision: 05/09/2013

Pourquoi TimeQuest signale-t-elle la fréquence incorrecte du coreclkout lors de l’utilisation de l’ATX PLL avec le cœur IP PCIe pour Stratix périphériques V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Ce problème se produit lors de l’impliment d’un cœur IP PCIe de génération 1 ou 2® utilisant la PLL ATX dans la famille de périphériques Arria® V GZ ou Stratix® V.  Pour les périphériques ES, le coreclkout signalé est de 1/4 de la fréquence correcte.  Pour les appareils de production, le coreclkout signalé est de 1/2 la fréquence correcte.

Vous pouvez le voir dans TimeQuest à l’aide de Report Clocks (Horloges de rapport).  Le coreclkout et lecoreclkdiv observable auront tous les deux la même fréquence signalée incorrectement que celle indiquée ci-dessus.

Résolution

Pour résoudre ce problème :

1. Compilez la conception pour déterminer quelle fréquence TimeQuest signale.
2.
Ajoutez la DDC suivante pour limiter le \'coreclkout\':

create_clock période [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

Par exemple, si TimeQuest signale une période d’horloge de 16 ns pour un périphérique de production, la DDC est :
create_clock -période 8,000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

Il est important d’utiliser l’option « compatibility_mode » afin d’utiliser des wildcards au sein de la SDC pour les get_pins.

Produits associés

Cet article concerne 4 produits

FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Arria® V GZ
FPGA Stratix® V GX

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