ID de l'article: 000077761 Type de contenu: Dépannage Dernière révision: 24/09/2013

Pourquoi vois-je une différence dans l’option de nombre de sélections de puces IP DDR3 UniPHY générées dans les versions Quartus II V12.0 et V13.0 et ultérieures ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Le comportement de l’IP DDR3 généré dans QII V12.0 est incorrect. Le nombre d’options de sélection de puce pour le contrôleur DDR3 UniPHY est limité à 2 pour le périphérique Arria V et Cyclone V.
    Résolution Ce problème a été résolu dans QII V13.0

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    Cet article concerne 3 produits

    FPGA Arria® V GZ
    FPGA Arria® V GT
    FPGA Arria® V GX

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