ID de l'article: 000077767 Type de contenu: Dépannage Dernière révision: 08/12/2014

Pourquoi le HPS SDRAM ne peut-il pas être étalonné sur mon FPGA SOC simple cœur ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif En raison d’un problème dans les versions 13.1 et 14.0 du logiciel Quartus® II, les paramètres DDR IO des fichiers de transfert du logiciel pour les FPGAs SOC simple cœur peuvent être incorrects et entraîner des pannes de calibrage de la mémoire SDRAM du contrôleur HPS SDRAM.
    Résolution

    Pour contourner ce problème, suivez les étapes ci-dessous :

    1. Faites une copie de votre projet Quartus II et Qsys et ciblez la variante double cœur du FPGA SOC que vous utilisez
    2. Compilez votre projet Quartus II double cœur
    3. Créez un nouveau BSP basé sur le projet Quartus II double cœur à l’aide de l’éditeur bsp, mais ne réalisez pas
    4. Copiez le fichier suivant du préchargeur bSP de l’unité de préchargeur de l’unité de stockage rémanente de l’unité de stockage BSP
      nom spl_/generated/Iocsr_config_cyclone5.c
    5. Clean and make your single-core Preloader : make clean make
    6. Facultatif : vérifiez que /uboot-socfpga/board/altera/socfpga/iocsr_config_cyclone5.h correspond au fichier iocsr_config_cyclone5.h de votre préchargeur BSP double cœur

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.

    Produits associés

    Cet article concerne 5 produits

    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V ST

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