ID de l'article: 000077856 Type de contenu: Dépannage Dernière révision: 04/12/2014

Comment générer des fichiers de programmation Configuration via le protocole (CvP) pour les conceptions Arria® V ou Cyclone® V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour générer des fichiers de programmation CvP pour les conceptions CvP Arria® V ou Cyclone® V avec le logiciel Quartus® II version 13.1 et antérieure, suivez les étapes de contournement/correction ci-dessous :

    Résolution

    Assurez-vous que vous disposez d’un périphérique compatible avec la révision de matrice fixe CvP.

    Pour ce faire, reportez-vous à la section Configuration via le protocole de la feuille d’errata de l’appareil pour connaître les codes de matrice requis.

    La solution de contournement nécessite les étapes suivantes :

    a) Ajoutez/créez ce qui suit. INI dans un fichier quartus.ini dans le répertoire de votre projet Quartus® ( <Working_Directory>/ ) pour activer la génération de fichiers de programmation CvP

    PGMIO_ENABLE_CVP=ACTIVÉ
    PGMIO_ENABLE_AUTONOMOUS_HIP_MODE=ACTIVÉ

    PGMIO_CREATE_CVP_FILES=ACTIVÉ

    PGMIO_DISABLE_AV_CV_AUTONOMOUS=DÉSACTIVÉ
    ASM_FORCE_ENABLE_AUTONOMOUS_PCIE_HIP=ACTIVÉ

    b) Vous pouvez également ajouter les paramètres QSF suivants si vous souhaitez utiliser la fonctionnalité de broche suivante :

    • Activer la broche CvP CONFDONE

    set_global_assignment -name ENABLE_CVP_CONFDONE activé

    • Définissez le type de broche CvP CONFDONE

    set_global_assignment -name CVP_CONFDONE_OPEN_DRAIN activé

    Produits associés

    Cet article concerne 6 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA Arria® V GX
    FPGA et FPGA SoC Arria® V
    FPGA Arria® V GT
    FPGA Cyclone® V GX
    FPGA Cyclone® V GT

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