Problème critique
Selon la fonction 100G Interlaken MegaCore
Guide de l’utilisateur, la logique de l’utilisateur doit piloter tx_pll_locked
l’entrée
signal à un cœur IP Interlaken Arria 10 100G avec le
des pll_locked
signaux de sortie du Arria 10 TX
Cœurs IP PLL. Cependant, ces informations sont incomplètes. L’entrée
signaux vers la logique ET devrait également inclure l’inverse de chaque
Signal PLL pll_cal_busy
TX.
Pour illustration dans le cas d’un seul PLL TX externe, reportez-vous à la figure 5-3, Arria 10 PLL à Arria MegaCore 10 100G Interlaken Diagramme de connexion des fonctions, dans l’IP « Migration d’Interlaken 100G Cœur de Stratix V à Arria 10 appareils » du Arria Guide de migration 10.
Ce problème n’a aucune solution de contournement. Assurez-vous de connecter le Arria 10 LP TX externes à votre cœur IP Interlaken 100G en fonction les instructions dans cet erratum.
Ce problème est résolu dans la version 14.1 de la 100G Guide de l’utilisateur de la fonction Interlaken MegaCore.