Identifiant de l'article: 000078147 Type de contenu: Messages d'erreur Dernière révision :: 09/11/2012

Avertissement : le |altlvds_tx PLL : altlvds_tx_component |pll possèdent des signaux d’entrée différents pour le port d’entrée INCLK

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le logiciel Quartus® II peut émettre cet avertissement lorsque vous essayez de combiner des PLL pour le ALTLVDS_RX mégafunction et le ALTLVDS_TX mégafunction avec DPA activé, même si les fréquences d’horloge sont les mêmes. Cela affecte les périphériques Stratix® III et Stratix IV.

Par exemple : le diviseur post-échelle PLL (k) a une plage de limites de 1, 2 et 4.  La meilleure fréquence de VCO pour une instance mégafunction ALTLVDS sans DPA activé est de ~600 MHz, mais 600 MHz ne peut pas être utilisé pour générer une fréquence DPA de 200 MHz car 3 n’est pas une valeur de diviseur valide. 

Lorsque vous utilisez la mégafunction ALTLVDS sans l’option PLL externe, vous n’avez aucun contrôle sur les paramètres PLL dans le logiciel Quartus II.  Dans le cadre de votre travail, vous pouvez utiliser la mégafunction ALTLVDS en mode PLL externe.   Cela vous permet de contrôler les valeurs de la PLL et d’attribuer manuellement les sorties d’horloge PLL aux ALTLVDS_RX des instances megafunction et ALTLVDS_TX mégafunction dans votre conception, permettant ainsi le partage PLL.

Pour plus d’informations sur l’utilisation de la mégafunction ALTLVDS en mode PLL externe, reportez-vous à la page Guide de l’utilisateur megafunction ALTLVDS (PDF).

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