ID de l'article: 000078192 Type de contenu: Dépannage Dernière révision: 15/08/2012

Pourquoi ai-je un délai minimum de violation de la synchronisation sur le contrôleur DDR3 SDRAM uniPHY sur un périphérique Stratix® V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez des violations de la période minimale sur l’adresse ou le chemin de données de commande dans la version 11.1SP2 du logiciel Quartus® II et versions antérieures si la conception de l’interface mémoire SDRAM DDR3 UniPHY dans un périphérique Stratix® V est associée à la logique utilisateur qui a emballé des registres dans la forme floue.

    Résolution

    Ce problème est résolu à partir de la version 12.0 du logiciel Quartus® II.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V GT
    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GX

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.