ID de l'article: 000078206 Type de contenu: Information et documentation de produit Dernière révision: 31/12/2013

Comment assurer que Stratix les périphériques IV GX/GT et Arria II GX respectent les délais de transition PCI Express L0s vers L0 ?

Environnement

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Les systèmes de protocole PCI Express doivent prendre en charge les changements d’état L0s à L0 dans les 2 unités pour les PCI Express Gen2 et 4 pour le PCI Express Gen1. Stratix® les périphériques IV GX/GT et Arria® II GX respectent ce timing si le paramètre VTX-CM-DC-ACTIVEIDLE-PAS est inférieur à 25 mV.  Si le paramètre VTX-CM-DC-ACTIVEIDLE-CPL est compris entre 25 mV et 60 mV, Altera fournit un correctif pour le logiciel Quartus® II version 9.0 SP2.  Contactez Altera Mon support pour obtenir le correctif.

    Produits associés

    Cet article concerne 1 produits

    FPGA Arria® II GX

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